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耦合與退耦 耦合常數( 三 )

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●ESR越低 ， 效果越好 。
結合我們上面改進的電源電路 ， 輸入電容的容量大于輸入電容的容量 。相對于容量的要求 ， ESR的要求可以適當降低 。因為輸入電容主要是耐壓 ， 其次是吸收MOSFET的開關脈沖 。至于輸出電容 ， 可以適當降低耐壓要求和容量 。ESR要求稍高 ， 因為這里需要足夠的電流吞吐量 。不過這里需要注意的是 ， ESR越低越好 。低ESR電容會引起開關電路的振蕩 。但是 ， 減振電路的復雜性會導致成本的增加 。在板卡設計中 ， 這里一般有一個參考值 ， 作為元器件選擇參數 ， 避免減振電路帶來的成本增加 。
●電容好代表質量高 。
“唯電容論”曾經盛極一時 ， 一些廠商和媒體也刻意將其作為賣點 。在電路板設計中 ， 電路設計的水平是關鍵 。就像有的廠商用兩相電源可以做出比有的廠商用四相電源更穩定的產品一樣 ， 盲目使用高價電容也不一定能做出好產品 。衡量一個產品 ， 一定要全方位多角度的考慮 ， 不能有意無意的夸大電容的作用 。
向上拉 ， 向下拉上拉電阻:
1.當TTL電路驅動COMS電路時 ， 如果TTL電路輸出的高電平低于COMS電路的最低高電平(一般為3.5V) ， 那么就需要在TTL的輸出端連接一個上拉電阻來提高輸出高電平 。
2.OC門電路必須添加一個拉電阻才能使用 。
3.為了增加輸出引腳的驅動能力 ， 一些單片機的引腳上經常使用上拉電阻 。
4.在COMS芯片上 ， 為了防止靜電造成損壞 ， 不用的管腳不能掛空 。通常 ， 連接上拉電阻是為了降低輸入阻抗 ， 并提供負載釋放路徑 。
5.芯片的管腳增加了拉脫電阻 ， 提高了輸出電平 ， 從而提高了芯片輸入信號的噪聲容限 ， 增強了抗干擾能力 。
6.提高總線的抗電磁干擾能力 。Pin 空更容易接受外界電磁干擾 。
7.長線傳輸中電阻不匹配容易造成反射波干擾 ， 下拉電阻為電阻匹配 ， 有效抑制反射波干擾 。
上拉電阻的選擇原則包括:
1.它應該足夠大 ， 以節省功耗和芯片的當前填充容量；高電阻和低電流 。
2.它應該足夠小 ， 以保證足夠的驅動電流；低電阻 ， 高電流 。
3.對于高速電路 ， 過大的上拉電阻可能會使邊沿變平 。統籌兼顧
以上三點通常選擇在1k到10k之間 。下拉電阻也是如此 。

上拉電阻和下拉電阻的選擇應結合開關管的特性和下級電路的輸入特性進行設置 ， 主要考慮以下因素:
1.驅動能力和功耗的平衡 。以上面的上拉電阻為例 。一般來說 ， 上拉電阻越小 ， 驅動能力越強 ， 但功耗越大 。設計要注意兩者的平衡 。
2.下層電路的驅動要求 。以上拉電阻為例 。當輸出電平較高時 ， 開關管關斷 ， 應適當選擇上拉電阻 ， 為下一級電路提供足夠的電流 。
3.高低電平設置 。不同電路的閾值電平會有所不同 ， 要適當設置電阻 ， 保證能輸出正確的電平 。以上拉電阻為例 。輸出電平低時 ， 開關管導通 ， 要保證上拉電阻的分壓值和開關管的導通電阻低于零電平閾值 。
4.頻率特性 。以上拉電阻為例 。上拉電阻與開關管漏源級之間的電容和下電路之間的輸入電容會形成RC延遲 。阻力越大 ， 延遲越大 。上拉電阻的設置要考慮電路在這方面的需求 。
設置下拉電阻的原理與設置上拉電阻的原理相同 。
OC門輸出高電平時為高阻態 ， 其上拉電流由上拉電阻提供 。假設輸入端每個端口不大于100uA ， 輸出端口的驅動電流約為500uA 。標準工作電壓為5V ， 輸入端口的高低電平閾值為0.8V(低于此值為低電平) 。2V(高電平閾值) 。
上拉電阻時:
500uA x 8.4K= 4.2 ， 即大于8.4K時 ， 輸出可以下拉到0.8V以下 ， 這是最小電阻值 ， 不能再下拉了 。如果輸出端口的驅動電流較大 ， 可以降低電阻值 ， 保證下拉時可以低于0.8V 。
當輸出電平較高時 ， 忽略管道的漏電流 ， 兩個輸入口需要200uA 。
200uA x15K=3V意味著上拉電阻壓降為3V ， 輸出端口可以達到2V 。這個電阻就是最大電阻 ， 再大就拉不到2V了 。選擇10K可用 。COMS門可以參考74HC系列 。

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